`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2021/11/11 15:01:52
// Design Name: 
// Module Name: d_ff_r
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////

module d_ff_r(
    input clk,rst_n,d,
    output reg q
);
    always @ (posedge clk) begin
    if (rst_n == 0) q <= 1'b0;
    else q <= d;
    end
endmodule
